Все FPGA
Конфигурирование ПЛИС Altera со статической памятью конфигурации
Основные операции SOPC Builder. Добавление нового компонента в систему
Создание пользовательского IP-ядра в Qsys/Platform Designer
ОСНОВЫ РАЗРАБОТКИ ВСТРАИВАЕМЫХ СИСТЕМ НА ПЛИС С ИСПОЛЬЗОВАНИЕМ ПРОЦЕССОРА NIOS II®
Настраиваем и запускаем Nios II в Intel Quartus Prime 18.0
MIL-STD-1553Простое понимание протокола шины AXI4, AXI4-Lite, AXI-Stream
Контроллер шины mil 1553 Источник: https://altarena.ru/kontroller-shiny-mil-1553/
VivadoTitorial
Creating a Block Design
Implementing the Manchester Encoding Scheme using Verilog
manchester.v
Манчестерский код. Часть 1. Кодирование данных.
NRZ (no zero code) Convert bit of Verilog implementation of Manchester code
Manchester coding
MNRZ_to_Manchester_Mealy
MNRZ_to_Manchester_Moore
FPGA для программиста, конечные автоматы (verilog)
Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами, часть 2 Getting Started with Vivado and Vitis for Baremetal Software Projects
AXI GPIO v2.0 LogiCORE IP Product Guide
Создание многопроцессорной системы в Vitis: Zynq + MicroBlaze
Разработка процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado IDE/HLx. Часть 1.
Разработка процессорной системы на базе софт-процессора MicroBlaze в среде Xilinx Vivado IDE/HLx. Часть 2.
Vitis-Tutorials
Vitis-Tutorials