Все FPGA
SOPC_Builder_10.pdf
Altera.doc
Конфигурирование ПЛИС Altera со статической памятью конфигурации
Основные операции SOPC Builder. Добавление нового компонента в систему
Ваш первый проект на Nios II
Создание пользовательского IP-ядра в Qsys/Platform Designer
ОСНОВЫ РАЗРАБОТКИ ВСТРАИВАЕМЫХ СИСТЕМ НА ПЛИС С ИСПОЛЬЗОВАНИЕМ ПРОЦЕССОРА NIOS II®
Первые опыты использования потокового протокола на примере связи ЦП и процессора в ПЛИС комплекса REDD
Настраиваем и запускаем Nios II в Intel Quartus Prime 18.0
Простое понимание протокола шины AXI4, AXI4-Lite, AXI-Stream
модуль передатчика МКО
Контроллер шины mil 1553 Источник: https://altarena.ru/kontroller-shiny-mil-1553/
Titorial Creating a Block Design Implementing the Manchester Encoding Scheme using Verilog manchester.v Манчестерский код. Часть 1. Кодирование данных. NRZ (no zero code) Convert bit of Verilog implementation of Manchester code Manchester coding MNRZ_to_Manchester_Mealy MNRZ_to_Manchester_Moore FPGA для программиста, конечные автоматы (verilog) Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами, часть 2
Creating a Block Design Implementing the Manchester Encoding Scheme using Verilog manchester.v Манчестерский код. Часть 1. Кодирование данных. NRZ (no zero code) Convert bit of Verilog implementation of Manchester code Manchester coding MNRZ_to_Manchester_Mealy MNRZ_to_Manchester_Moore FPGA для программиста, конечные автоматы (verilog) Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами, часть 2
Implementing the Manchester Encoding Scheme using Verilog manchester.v Манчестерский код. Часть 1. Кодирование данных. NRZ (no zero code) Convert bit of Verilog implementation of Manchester code Manchester coding MNRZ_to_Manchester_Mealy MNRZ_to_Manchester_Moore FPGA для программиста, конечные автоматы (verilog) Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами, часть 2
manchester.v Манчестерский код. Часть 1. Кодирование данных. NRZ (no zero code) Convert bit of Verilog implementation of Manchester code Manchester coding MNRZ_to_Manchester_Mealy MNRZ_to_Manchester_Moore FPGA для программиста, конечные автоматы (verilog) Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами, часть 2
Манчестерский код. Часть 1. Кодирование данных. NRZ (no zero code) Convert bit of Verilog implementation of Manchester code Manchester coding MNRZ_to_Manchester_Mealy MNRZ_to_Manchester_Moore FPGA для программиста, конечные автоматы (verilog) Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами, часть 2
NRZ (no zero code) Convert bit of Verilog implementation of Manchester code Manchester coding MNRZ_to_Manchester_Mealy MNRZ_to_Manchester_Moore FPGA для программиста, конечные автоматы (verilog) Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами, часть 2
Manchester coding MNRZ_to_Manchester_Mealy MNRZ_to_Manchester_Moore FPGA для программиста, конечные автоматы (verilog) Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами, часть 2
MNRZ_to_Manchester_Mealy MNRZ_to_Manchester_Moore FPGA для программиста, конечные автоматы (verilog) Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами, часть 2
MNRZ_to_Manchester_Moore FPGA для программиста, конечные автоматы (verilog) Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами, часть 2
FPGA для программиста, конечные автоматы (verilog) Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами, часть 2
Разработка и тестирование целочисленного сумматора с AXI-Stream интерфейсами, часть 2